不同時鐘技術(shù)的成本相對優(yōu)點，SYSCLK系統(tǒng)時鐘產(chǎn)生方法：基本的“無裝飾”晶體振蕩器利用一個石英晶體，并與簡單的電路一起使用晶體的基本模式，并創(chuàng)建一個方波輸出。這種體系結(jié)構(gòu)為以下方面提供了最佳性能峰峰值和均方根抖動，通常在最高50Mhz的頻率下最具成本效益。達(dá)到更高抖動最低的頻率，這種技術(shù)被稱為高頻基波(“HFF”)已使用。可以使晶體以其泛音模式之一振動，該模式出現(xiàn)在的奇數(shù)倍數(shù)附近基本共振頻率。這種晶體被稱為第三、第五、第七等泛音(“OT”)晶體。為了實現(xiàn)這一點，振蕩器電路通常包括額外的設(shè)計元素來選擇所需的泛音。與此相關(guān)的是，使晶體在其第三泛音上工作以達(dá)到高達(dá)3x50Mhz頻率的架構(gòu)= 在典型應(yīng)用中，可以有效地執(zhí)行150Mhz。

利用的第三種技術(shù)被稱為集成“分?jǐn)?shù)N”乘法器。這是頻率輸入信號幾乎可以轉(zhuǎn)換成任何其它頻率，無論是否與整數(shù)相關(guān)。例如，25Mhz晶體頻率可以通過25.78125的小數(shù)乘法轉(zhuǎn)換為644.53125Mhz。由于超出本文預(yù)期目的和深度的原因，這將導(dǎo)致最高量的信號抖動。一樣的，它對于某些系統(tǒng)來說已經(jīng)足夠了，并且在215Mhz以上的頻率上使用是最經(jīng)濟(jì)有效的。

晶體振蕩器輸出邏輯：在前一部分中，我們討論了產(chǎn)生CLK的方法及其對抖動性能的影響。無論如何無論實現(xiàn)架構(gòu)是基頻還是泛音晶體、N倍頻器還是小數(shù)N倍頻器，晶體振蕩器還包含符合現(xiàn)有邏輯技術(shù)的輸出驅(qū)動器。輸出的具體類型邏輯兼容性可以是低壓CMOS (LVCMOS)、低壓正電源發(fā)射極耦合邏輯(LVPECL)， 低壓差分信號(LVDS)和/或高速電流導(dǎo)引邏輯(HCSL)。輸出邏輯類型為主要涉及內(nèi)處理設(shè)備的輸出頻率和/或邏輯接口的通用性給定應(yīng)用程序類型。例如，PCIe系統(tǒng)時鐘的主要邏輯類型是HCSL。 石英晶體振蕩器輸出邏輯兼容性通常滯后處理設(shè)備邏輯開發(fā)6到12個月，并且有時甚至更久。在此期間使用邏輯翻譯器。這方面的一個例子是最小轉(zhuǎn)換差分信號(TMDS)。TMDS在系統(tǒng)設(shè)計的一些應(yīng)用中被采用(例如:HDMI ),但是目前不能作為晶體振蕩器輸出邏輯的選擇。輸出邏輯類型的重要性在于 將晶體振蕩器(以及任何額外的輸出轉(zhuǎn)換器件)連接到處理設(shè)備。通常，通過“眼圖”轉(zhuǎn)換時間(如上升/下降時間)最快的邏輯類型 將導(dǎo)致最低的接口抖動。

選擇最佳CLK發(fā)源設(shè)備：不考慮性能規(guī)格、規(guī)格要求或使用的特定PHY芯片組/執(zhí)行方法，最重要的規(guī)格是實施的成本效益。所有商業(yè)和工業(yè)滿足所有性能要求但總成本高于市場要求的系統(tǒng)沒有價值。 所有優(yōu)質(zhì)晶體振蕩器提供商都在抖動生成規(guī)范中包含一定量的保護(hù)頻帶，它們在其數(shù)據(jù)手冊中發(fā)布。由于系統(tǒng)設(shè)計人員也有充分的理由在他們要求的規(guī)格中包含一定量的保護(hù)帶，因此與一家聲譽良好的晶體振蕩器制造商合作可能會產(chǎn)生雙重保護(hù)帶因此解決方案的成本過高。為了幫助指定合適的晶體振蕩器過多的保護(hù)頻帶和成本，顯示了當(dāng)今最流行的數(shù)據(jù)/通信應(yīng)用。 在Pletronics，我們提供包含上述每項技術(shù)的解決方案:高頻晶體基波，泛音、整數(shù)N和小數(shù)N。每種產(chǎn)品的執(zhí)行都是為了向客戶提供最性價比高。列出了當(dāng)今最流行的串行數(shù)據(jù)協(xié)議所采用的技術(shù)。包含可在系統(tǒng)設(shè)計物料清單上調(diào)出的具體零件號 對于每一個。與任何市場領(lǐng)先的公司一樣，Pletronics產(chǎn)品也在不斷發(fā)展，以使我們的客戶保持競爭優(yōu)勢。